# CPU arxitekturasi ## RISC, CISC va zamonaviy protsessorlarning ichki ishlash mexanizmlari Zamonaviy protsessor yadrosining soddalashtirilgan tuzilishi

Zamonaviy protsessor yadrosining soddalashtirilgan tuzilishi

> **R3born Technical Series — ilmiy-texnik maqola va o‘quv bobi** > > Maqolaning bayoni o‘zbek tilida. `ISA`, `ABI`, `pipeline`, `kesh`, `fetch`, `decode`, `retire`, `micro-op` kabi xalqaro standart atamalar texnik aniqlik va qo‘shimcha manbalarni topish imkonini saqlash maqsadida asl shakli bilan birga qo‘llanadi. # Annotatsiya Ushbu maqola markaziy protsessor arxitekturasini tranzistor va mantiqiy elementlar darajasidan boshlab, buyruqlar to‘plami arxitekturasi (Instruction Set Architecture, ISA), mikroarxitektura, pipeline, superscalar va out-of-order execution, xotira iyerarxiyasi, virtual xotira, privilege rejimlari hamda mikroarxitekturaviy xavfsizlik muammolarigacha izchil yoritadi. Asosiy e’tibor RISC va CISC tushunchalarini tarixiy shiorlar sifatida emas, balki apparat, kompilyator va dasturiy ekotizim o‘rtasidagi muhandislik kelishuvi sifatida tushuntirishga qaratilgan. Maqolada x86-64, AArch64 va RISC-V misollari bir xil C funksiyasidan olingan assembly kod orqali taqqoslanadi. Shuningdek, “RISC har doim kam quvvat sarflaydi”, “CISC bitta buyruqda butun vazifani bajaradi”, “har bir RISC buyrug‘i bir takt davom etadi” kabi keng tarqalgan, ammo noto‘liq tasavvurlar tahlil qilinadi. Yakuniy maqsad — o‘quvchiga CPU’ni faqat “hisoblaydigan qora quti” sifatida emas, balki unumdorlik, quvvat sarfi, chip maydoni va xavfsizlik o‘rtasida muvozanat izlaydigan murakkab tizim sifatida ko‘rsatishdir. > [!NOTE] > **Maqolaning chegarasi** > “CPU arxitekturasi” nihoyatda katta soha. Ushbu bob umumiy maqsadli zamonaviy protsessorlarning eng muhim konsepsiyalarini bir yaxlit modelga birlashtiradi. Har bir ISA yoki alohida mikroarxitektura bo‘yicha mutlaq texnik tafsilot uchun ishlab chiqaruvchining rasmiy texnik qo‘llanma’iga murojaat qilish zarur. # O‘quv natijalari Bob yakunida o‘quvchi ISA, ABI va mikroarxitektura o‘rtasidagi farqni aniq tushuntira oladi; RISC va CISC’ni tarixiy hamda zamonaviy nuqtayi nazardan solishtiradi; pipeline hazard, registr nomini almashtirish, reorder buffer, kesh, TLB va xotira tartibi kabi tushunchalarni bir-biri bilan bog‘laydi; x86-64, AArch64 va RISC-V assembly kodining umumiy mantiqini o‘qiy oladi; speculative execution va keshga asoslangan yon kanallar nima sababdan xavfsizlik chegaralariga ta’sir qilishini izohlaydi. # Mundarija 1. [CPU arxitekturasi deganda nimani tushunamiz?](#1-cpu-arxitekturasi-deganda-nimani-tushunamiz) 2. [Tranzistordan mashina buyrug‘igacha](#2-tranzistordan-mashina-buyrugigacha) 3. [CPU yadrosining asosiy komponentlari](#3-cpu-yadrosining-asosiy-komponentlari) 4. [ISA, ABI va mikroarxitektura](#4-isa-abi-va-mikroarxitektura) 5. [Buyruqning hayot sikli](#5-buyruqning-hayot-sikli) 6. [RISC va CISC: tarixiy kelib chiqish](#6-risc-va-cisc-tarixiy-kelib-chiqish) 7. [RISC dizayn falsafasi](#7-risc-dizayn-falsafasi) 8. [CISC dizayn falsafasi](#8-cisc-dizayn-falsafasi) 9. [Zamonaviy arxitekturalarning yaqinlashuvi](#9-zamonaviy-arxitekturalarning-yaqinlashuvi) 10. [x86-64, AArch64 va RISC-V assembly taqqoslanishi](#10-x86-64-aarch64-va-risc-v-assembly-taqqoslanishi) 11. [Konveyer (pipeline) va buyruqlar darajasidagi parallellik](#11-konveyer-pipeline-va-buyruqlar-darajasidagi-parallellik) 12. [Tartibdan tashqari bajarish va registr nomini almashtirish](#12-tartibdan-tashqari-bajarish-va-registr-nomini-almashtirish) 13. [Tarmoqlanishni bashoratlash va spekulyativ bajarish](#13-tarmoqlanishni-bashoratlash-va-spekulyativ-bajarish) 14. [Kesh, TLB, MMU va virtual xotira](#14-kesh-tlb-mmu-va-virtual-xotira) 15. [Ko‘p yadroli tizim, xotira tartibi va kesh kogerentligi](#15-kop-yadroli-tizim-xotira-tartibi-va-kesh-kogerentligi) 16. [Imtiyoz darajalari, istisnolar, tizim chaqirig‘i va virtualizatsiya](#16-imtiyoz-darajalari-istisnolar-tizim-chaqirigi-va-virtualizatsiya) 17. [SIMD, vektorli hisoblash, tezlatkichlar va SoC](#17-simd-vektorli-hisoblash-tezlatkichlar-va-soc) 18. [CPU arxitekturasi va kiberxavfsizlik](#18-cpu-arxitekturasi-va-kiberxavfsizlik) 19. [Unumdorlik, quvvat, chip maydoni va MacBook misoli](#19-unumdorlik-quvvat-chip-maydoni-va-macbook-misoli) 20. [RISC-V, ARM va x86 ekotizimlari](#20-risc-v-arm-va-x86-ekotizimlari) 21. [Keng tarqalgan miflar](#21-keng-tarqalgan-miflar) 22. [Amaliy laboratoriyalar va yakuniy xulosa](#22-amaliy-laboratoriyalar-va-yakuniy-xulosa) # 1. CPU arxitekturasi deganda nimani tushunamiz? Kompyuter foydalanuvchisi uchun CPU — dasturlarni ishga tushiradigan chip. Dasturchi uchun u registrlar, ko‘rsatmalar va xotira modeli orqali ko‘rinadi. Operatsion tizim muallifi uchun CPU privilege darajalari, interrupt, exception, sahifa jadvallari va atomik operatsiyalarni taqdim etadi. Chip dizayneri uchun esa u milliardlab tranzistorlar, vaqt cheklovlari, quvvat tarmoqlari, signal yo‘llari va fizik joylashtirishdan iborat. “CPU arxitekturasi” iborasi shu qatlamlarning hammasiga ishlatilgani uchun, muhokamani aniq terminlar bilan boshlash muhim. Protsessor arxitekturasi abstraksiya qatlamlari

Protsessor arxitekturasi abstraksiya qatlamlari

1-rasm. CPU haqidagi turli abstraksiya qatlamlari. Har bir qatlam pastdagi murakkablikni boshqariladigan interfeys ortiga yashiradi. Eng muhim ajratish — architecture va implementation o‘rtasidagi farqdir. Dastur ko‘ra oladigan qoidalar ISA’da belgilanadi: buyruqlar, registrlar, ma’lumot turlari, exception xulqi va xotira bilan ishlash semantikasi. Shu ISA’ni qanday tez va samarali amalga oshirish esa mikroarxitektura masalasidir. Bir xil x86-64 dasturi Intel va AMD protsessorlarida ishlashi mumkin, ammo ularning fetch kengligi, decoder soni, kesh topologiyasi, execution portlari va tarmoqlanish bashoratchisi algoritmlari bir xil bo‘lishi shart emas. Intel’ning rasmiy manual’i arxitektura va dasturlash muhitini alohida, optimization manual’i esa implementatsiyaga xos unumdorlik xususiyatlarini alohida yoritadi [1][5]. > [!NOTE] > **Asosiy formula** > ISA — dasturiy ta’minot bilan apparat o‘rtasidagi shartnoma. Mikroarxitektura — shu shartnomani bajaruvchi ichki tashkilot. Physical implementation — tashkilotning tranzistorlarda, simlarda va ishlab chiqarish jarayonida real qurilishi. ## 1.1. Architecture, organization va implementation Klassik kompyuter arxitekturasi adabiyotida “architecture” dasturchiga ko‘rinadigan atributlarni, “organization” esa bu atributlarning ichki apparat orqali qanday amalga oshirilishini anglatadi. Zamonaviy amaliyotda “mikroarxitektura” atamasi organization’ga yaqin ma’noda ishlatiladi. Masalan, x86-64’da RAX, RIP, RFLAGS va buyruq kodlanishi’lari arxitekturaviy holat hisoblanadi. Reorder buffer, tarmoqlanish manzili buffer yoki physical registrlar fayli esa microarxitekturaviy holat bo‘lib, odatda oddiy dasturga to‘g‘ridan-to‘g‘ri ko‘rinmaydi. Bu farq xavfsizlik uchun ham hal qiluvchi ahamiyatga ega. Architectural state noto‘g‘ri tarmoqlanish taxminidan keyin qaytarilishi mumkin, ammo kesh yoki predictor holatidagi mikroarxitekturaviy izlar qolib ketishi ehtimoli mavjud. Spectre sinfidagi hujumlar aynan “dasturga ko‘rinmaydi” deb hisoblangan ichki holat vaqt o‘lchovi orqali kuzatilishi mumkinligini ko‘rsatdi [7]. # 2. Tranzistordan mashina buyrug‘igacha CPU’ning eng past fizik asosi tranzistordir. Zamonaviy raqamli chipda tranzistorlar elektr signalini boshqaruvchi kalitlar sifatida ishlaydi. Bir nechta tranzistor birlashib NOT, NAND, NOR kabi mantiqiy eshiklarni; mantiqiy eshiklar esa adder, multiplexer, decoder, registr va state machine kabi bloklarni hosil qiladi. CPU “sonni tushunmaydi”; u kuchlanish holatlarini mantiqiy 0 va 1 sifatida talqin qiluvchi sxemalar orqali bitlar ustida amal bajaradi. Bir bitli full adder ikkita operand biti va carry-in qiymatini qabul qilib, sum va carry-out ishlab chiqaradi. Ko‘p bitli qo‘shish qurilmasi ana shunday elementlarning zanjiri yoki parallel carry mexanizmlaridan tuziladi. ALU qo‘shish, ayirish, AND, OR, XOR, taqqoslash va siljitish kabi operatsiyalarni bajaradi. Ko‘paytirish, bo‘lish va floating-point hisoblash esa alohida murakkab datapath talab qilishi mumkin. Clock sinxron dizaynda vaqtni diskret bosqichlarga ajratadi. Registrlar odatda clock chetida yangi qiymatni qabul qiladi, combinational logic esa ikki clock cheti orasida natijani hisoblaydi. Chastotani oshirish uchun eng uzun signal yo‘li qisqartirilishi kerak; bu ko‘pincha pipeline bosqichlarini ko‘paytirishga olib keladi. Biroq chuqur pipeline tarmoqlanish xatosi yoki dependency stall qiymatini ham oshirishi mumkin. Shuning uchun “GHz qancha katta bo‘lsa, protsessor shuncha tez” degan qarash yetarli emas. > [!NOTE] > **Muhandislik nuqtayi nazari** > CPU dizayni faqat mantiqiy to‘g‘rilik emas. Signalning belgilangan vaqtda yetib borishi, quvvat iste’moli, issiqlik, chip maydoni, ishlab chiqarishdagi variatsiyalar va testlanish imkoniyati ham dizaynning bir qismidir. ## 2.1. Von Neumann va Harvard modeli Von Neumann modelida dastur buyruqlari va ma’lumotlar bir xil xotira maydonida saqlanadi. Bu dastur kodini ham ma’lumot sifatida ko‘rish, umumiy xotira tizimini qurish va dasturiy ta’minotni moslashuvchan qilish imkonini berdi. Biroq buyruq va ma’lumot bir yo‘lni bo‘lishsa, bandwidth cheklovi yuzaga keladi; bu “Von Neumann bottleneck” deb ataladi. Harvard modelida buyruq va data xotiralari alohida. Ko‘plab zamonaviy umumiy maqsadli protsessorlar “modified Harvard” ko‘rinishidan foydalanadi: L1 buyruqlar keshi va L1 data kesh alohida, ammo ular keyingi kesh darajalari va asosiy RAM’da yagona manzil makoniga birlashadi. Shu tariqa old qism (front-end) buyruq oqimini, load/store subsystem esa ma’lumot oqimini parallelroq qayta ishlaydi. # 3. CPU yadrosining asosiy komponentlari Soddalashtirilgan CPU uchta klassik blokdan iborat: control unit, datapath va registrlar fayli. Zamonaviy yuqori unumli yadroda bu tasvir ko‘plab kichik tizimlarga bo‘linadi. Old qism (old qism (front-end)) keyingi instruktsiyalarni topadi va decode qiladi. Orqa qism (orqa qism (back-end)) tayyor micro-operation’larni execution unit’larga uzatadi. Xotira subsystem load va store’larni kesh hamda RAM bilan muvofiqlashtiradi. Retirement mexanizmi esa natijalarni dastur tartibida arxitekturaviy holat’ga kiritadi. Zamonaviy protsessor yadrosining soddalashtirilgan tuzilishi

2-rasm. Zamonaviy CPU yadrosining soddalashtirilgan ichki tashkiloti. Real protsessorda bloklar soni, kengligi va topologiyasi modelga qarab farq qiladi. ## 3.1. Registrlar Registr — yadro ichidagi eng tez saqlash elementlaridan biri. General-purpose registrlar integer, pointer va oraliq natijalarni ushlab turadi. Program counter keyingi buyruq manzilini, stack pointer stack cho‘qqisini, flag yoki status registr esa arifmetik va boshqaruv holatini saqlaydi. Vector registrlar bir buyruq bilan bir nechta element ustida amal bajarish uchun kengroq bo‘ladi. Architectural registr soni ISA tomonidan belgilanadi. Physical registr soni esa mikroarxitektura’da ko‘proq bo‘lishi mumkin. Registr renaming architectural nomlarni physical resurslarga vaqtinchalik xaritalab, soxta bog‘liqliklarni yo‘qotadi. Dasturchi RAX yoki X0 ni ko‘radi; CPU esa ularning navbatdagi versiyalarini turli physical registrlarda saqlashi mumkin. ## 3.2. ALU, FPU, vector va load/store unit Integer ALU butun son va bitwise operatsiyalarni bajaradi. FPU IEEE 754 floating-point formatlari bilan ishlaydi. Vector yoki SIMD unit bir instruktsiyada bir nechta elementni parallel qayta ishlaydi. Load/store unit manzilni hisoblaydi, xotira dependency’larni kuzatadi, kesh bilan bog‘lanadi va store buffer orqali yozuvlarni tartiblaydi. Yuqori unumli yadroda bir nechta ALU va bir nechta execution port bo‘lishi mumkin; scheduler mustaqil micro-operation’larni shu resurslar orasida taqsimlaydi. # 4. ISA, ABI va mikroarxitektura ISA dasturchi va kompilyator uchun “qaysi mashina mavjud?” degan savolga javob beradi. Unda instruktsiyalar, operand formatlari, registrlar, addressing mode’lar, exception xulqi, atomik operatsiyalar va privilege mexanizmlari tavsiflanadi. Intel SDM x86-64 instruktsiyalari va tizim dasturlash muhitini, Arm Architecture Reference Manual Armv8-A/Armv9-A modelini, RISC-V spetsifikatsiyalari esa bazaviy ISA va modulli kengaytmalarni belgilaydi [1][2][3]. ABI — ISA’dan yuqoriroq, ammo manba kodidan pastroq kelishuv. U funksiya argumentlari qaysi registrlarda uzatilishi, qaysi registrlarni caller yoki callee saqlashi, stack qanday tekislanishi, tizim chaqirig‘i interfeysi va ikkilik fayl formati kabi masalalarni belgilaydi. Bir xil x86-64 ISA ustida Linux System V ABI va Windows x64 chaqiruv kelishuvi farq qilishi mumkin. Shuning uchun assembly kodini o‘qishda faqat buyruq ma’nosini emas, ABI kontekstini ham bilish kerak [10]. Mikroarxitektura esa yuqoridagi architectural talablarni bajaruvchi ichki pipeline va resurslar to‘plamidir. Bir buyruq bitta micro-operation bo‘lishi, bir nechta µop’ga ajralishi yoki oldingi buyruq bilan fusion qilinishi mumkin. Bu holatlar ISA hujjatida majburiy ko‘rinmasligi mumkin; ular unumdorlik modelini tushunishda muhim. **1-jadval. CPU haqidagi to‘rtta turli qatlam** | **Qatlam** | **Asosiy savol** | **Misol** | |-------------------|--------------------------------------------------------------|-------------------------------------------| | ISA | Dastur qaysi buyruqlar va arxitekturaviy holat’ni ko‘radi? | x86-64, AArch64, RV64GC | | ABI | Binary komponentlar bir-biri bilan qanday kelishadi? | System V AMD64, AAPCS64 | | Mikroarxitektura | ISA ichkarida qanday bajariladi? | Zen, Core, Cortex, Apple unumdor yadro | | Implementation | Chip qaysi process, chastota va fizik topologiyada qurilgan? | Muayyan SoC yoki protsessor modeli (SKU) | # 5. Buyruqning hayot sikli Darslikdagi klassik model Fetch → Decode → Execute → Xotira → Write Back ketma-ketligidir. Zamonaviy CPU’da bu model rename, dispatch, issue, completion va retirement bosqichlari bilan kengayadi. Bir buyruqning “bajarildi” deyilishi ham ikki ma’noga ega: execution unit natijani ishlab chiqishi mumkin, ammo u arxitekturaviy holat’ga hali kiritilmagan bo‘ladi. Exception yoki tarmoqlanish misprediction yuz bersa, speculative natijalar bekor qilinadi. Buyruqning protsessor ichidagi hayot sikli

Buyruqning protsessor ichidagi hayot sikli

3-rasm. Buyruqning hayot sikli. Yakunlash (retirement) dasturga ko‘rinadigan tartibni saqlashda markaziy rol o‘ynaydi. ## 5.1. Buyruqni olib kelish (fetch) Fetch unit program counter atrofidagi buyruq baytlarini L1 buyruqlar keshi’dan oladi. Tarmoqlanish predictor keyingi manzil ketma-ket bo‘ladimi yoki tarmoqlanish manzili’ga o‘tadimi, deb oldindan taxmin qiladi. Buyruq kesh miss bo‘lsa, ma’lumot keyingi kesh darajasidan olib kelinadi; bu old qism (front-end)’ni to‘xtatishi mumkin. ## 5.2. Buyruqni dekodlash Decode bosqichi buyruq kodlanishini opcode, operand va addressing ma’lumotlariga ajratadi. AArch64 bazaviy instruktsiyalari odatda 32 bitli muntazam formatga ega. x86 instruktsiyalari esa prefix, opcode, ModR/M, SIB, displacement va immediate qismlaridan iborat o‘zgaruvchan uzunlikda bo‘lishi mumkin. Bu x86 old qism (front-end)’ini murakkablashtiradi, ammo kod zichligi va orqaga muvofiqlik kabi tarixiy afzalliklarni beradi. ## 5.3. Bajarish va yakunlash (retire) Operandlar tayyor bo‘lganda scheduler micro-operation’ni mos execution port’ga chiqaradi. Natija physical registr, store buffer yoki boshqa vaqtinchalik struktura ichida paydo bo‘ladi. Reorder buffer buyruqlarni dastur tartibida kuzatadi; eng eski buyruq exception’siz tugaganida retire bo‘ladi. Precise exception xususiyati tufayli operatsion tizim xatolik yuz bergan nuqtadagi architectural holatni aniq ko‘ra oladi. # 6. RISC va CISC: tarixiy kelib chiqish RISC va CISC atamalari paydo bo‘lgan davrni bugungi chiplar bilan to‘g‘ridan-to‘g‘ri tenglashtirish xato bo‘ladi. Dastlabki kompyuterlarda xotira qimmat va kompilyatorlar sodda edi. Murakkab instruktsiyalar assembly dasturchisiga kamroq kod yozish, xotirani tejash va yuqori darajadagi til konstruksiyalarini apparatda ifodalash imkonini berishi kutilgan. Microcode murakkab instruktsiyalarni nisbatan boshqariladigan control store orqali amalga oshirishga yordam berdi. 1970–1980-yillarga kelib kompilyator texnologiyasi rivojlandi va tadqiqotchilar real dasturlar ko‘pincha instruktsiyalar to‘plamining kichik, sodda qismini ko‘p ishlatishini kuzatdilar. IBM 801, Berkeley RISC va Stanford MIPS loyihalari soddaroq instruktsiyalar, ko‘p registr va pipeline’ga qulay encoding orqali yuqori unumdorlikka erishish g‘oyasini ilgari surdi. Patterson va Séquin tomonidan taqdim etilgan RISC I dizayni besh bosqichli pipeline va registr oynalari kabi yechimlarni namoyish etdi [4]. RISC va CISC dizayn falsafalarining taqqoslanishi

RISC va CISC dizayn falsafalarining taqqoslanishi

4-rasm. RISC va CISC’ning tarixiy dizayn urg‘ulari. Bu ikki ustun bugungi barcha CPU’larni qattiq ikkiga bo‘luvchi qonun emas. “Reduced” so‘zi faqat buyruqlar sonini kamaytirishni anglatmaydi. Ba’zi zamonaviy RISC ISA’larda ko‘plab kengaytmalar mavjud. Muhim g‘oya — tez-tez ishlatiladigan operatsiyalarni apparat ta’minoti, pipeline va kompilyator uchun muntazam, samarali primitive’lar sifatida taqdim etishdir. Xuddi shuningdek, “Complex” har bir instruktsiya doimo sekin yoki microcode’da degani emas; zamonaviy x86’dagi ko‘plab keng tarqalgan instruktsiyalar juda samarali bajariladi. # 7. RISC dizayn falsafasi RISC arxitekturasi odatda load/store tamoyiliga yaqin: arifmetik operatsiyalar registrlar ustida ishlaydi, xotira bilan aloqa esa explicit load va store instruktsiyalari orqali bajariladi. Bunday ajratish datapath va pipeline’ni muntazamlashtiradi. Masalan, xotiradagi ikki sonni qo‘shish uchun avval ularni registrga yuklash, keyin ADD bajarish, so‘ng natijani saqlash kerak bo‘ladi. ```asm ldr w8, [x0] // xotiradan birinchi operand ldr w9, [x1] // xotiradan ikkinchi operand add w10, w8, w9 // faqat registrlar ustida qo‘shish str w10, [x2] // natijani xotiraga yozish ``` Muntazam buyruq format decoder’ni soddalashtirishi va bir takt ichida bir nechta instruktsiyani parallel decode qilishni osonlashtirishi mumkin. Ko‘p general-purpose registr kompilyatorga oraliq qiymatlarni xotiraga tez-tez spill qilmasdan saqlash imkonini beradi. Oddiy primitive’lar optimizatsiyani kompilyator zimmasiga ko‘proq yuklaydi, ammo apparat darajasida kam murakkablik bo‘lishi shart degan xulosa kelib chiqmaydi. Zamonaviy Arm yoki RISC-V yuqori unumli yadroda OoO scheduler, predictor va katta kesh tizimi juda murakkab bo‘lishi mumkin. ## 7.1. Fixed-length va compressed encoding AArch64 instruktsiyalari odatda 32 bit bo‘lib, buyruq chegarasini topish oson. RISC-V bazaviy RV32I/RV64I ham 32 bitli instruktsiyalarni ishlatadi, biroq C kengaytmasi 16 bitli compressed encoding qo‘shadi. Demak, RISC doimo “hamma instruktsiya bir xil uzunlikda” degan ta’rifga sig‘maydi. ISA dizayni simplicity va kod zichligi o‘rtasida muvozanat izlaydi [3]. ## 7.2. RISC’ning afzalligi qayerda? RISC’ning afzalligi muayyan implementatsiyada old qism (front-end) energiyasi, decode kengligi, verifikatsiya qulayligi, kompilyator optimallashtirishi va modullilikda namoyon bo‘lishi mumkin. Lekin energiya samaradorligini faqat ISA bilan izohlash mumkin emas. Process node, kesh, clock gating, power gating, accelerators, xotira quyi tizimi va ish yuklamasi ko‘pincha kattaroq rol o‘ynaydi. # 8. CISC dizayn falsafasi CISC tarixiy ravishda boy buyruq repertoire, turli addressing mode’lar va bitta instruktsiyada bir nechta past darajadagi amallarni ifodalashga urg‘u berdi. x86 oilasi bunga eng mashhur misol. Masalan, ayrim instruktsiyalar xotira operand bilan bevosita ishlaydi, stack pointer’ni yashirin yangilaydi yoki takroriy string operatsiyalarini bajaradi. ```asm add dword ptr [rdi], eax ; xotiradagi 32-bit qiymatga EAX ni qo‘shish push rbx ; RSP ni kamaytirib, RBX ni stack'ka yozish rep movsb ; RCX baytni RSI dan RDI ga ko‘chirish ``` Bu instruktsiyalar manba kodidagi vazifani ixcham ifodalashi mumkin, lekin ular har doim bitta ichki operatsiya degani emas. Decode ularni bir yoki bir nechta µop’ga ajratishi, maxsus microsequencer’dan foydalanishi yoki apparatdagi tezkor yo‘l bilan bajarishi mumkin. Intel optimization manual’lari decoder, micro-fusion, macro-fusion, microcode va execution portlari kabi mikroarxitekturaviy tafsilotlarni alohida yoritadi [5]. ## 8.1. Orqaga muvofiqlikning narxi va qiymati x86’ning eng kuchli xususiyatlaridan biri tarixiy moslikdir. Zamonaviy x86-64 protsessor 8086’dan boshlangan ko‘plab semantik meroslarni saqlaydi. Bu juda katta dasturiy ekotizimni himoya qiladi, ammo decode va mode boshqaruvini murakkablashtiradi. Biroq murakkab old qism (front-end) butun chipning yagona yoki eng katta energiya manbai degani emas; real ish yuklamasida kesh miss, vector hisoblash, DRAM va uncore komponentlar ham katta ulushga ega bo‘lishi mumkin. ## 8.2. Kod zichligi O‘zgaruvchan uzunlikdagi x86 encoding ba’zi vazifalarda ixcham kod beradi. Ixcham kod buyruqlar keshi va fetch bandwidth uchun foydali bo‘lishi mumkin. RISC oilalari esa compressed extension yoki boy immediate formatlari orqali kod zichligi’ni yaxshilaydi. Shu sababli “RISC ko‘p instruktsiya ishlatadi, demak doimo sekin” xulosasi noto‘g‘ri: unumdorlik buyruqlar soni, CPI, kesh xulqi va parallelizmning birgalikdagi natijasidir. # 9. Zamonaviy arxitekturalarning yaqinlashuvi Bugungi yuqori unumli x86, Arm va RISC-V yadrolari ISA darajasida farq qilsa-da, mikroarxitektura darajasida ko‘plab umumiy g‘oyalardan foydalanadi: deep pipeline, tarmoqlanishni bashoratlash, superscalar issue, out-of-order execution, registr nomini almashtirish, multi-level kesh, prefetch, SIMD va speculative execution. Shu sababli RISC/CISC qarama-qarshiligini “sodda chip” va “murakkab chip” sifatida talqin qilish eskirgan. ISA oilalari va zamonaviy mikroarxitektura usullari

ISA oilalari va zamonaviy mikroarxitektura usullari

5-rasm. ISA oilalari turli tarix va ekotizimga ega, ammo zamonaviy yuqori unumli yadro qurilishida ko‘plab umumiy usullar ishlatiladi. x86 instruktsiyalarini ichki µop’larga ajratish ko‘pincha “x86 ichida RISC ishlaydi” iborasi bilan tushuntiriladi. Bu foydali analogiya, ammo aniq ta’rif emas. µop’lar mustaqil, barqaror va dasturiy ta’minotga hujjatlashtirilgan ISA bo‘lishi shart emas. Ularning formati avloddan avlodga o‘zgarishi mumkin. Shuning uchun x86 — architectural jihatdan CISC merosli ISA; uning mikroarxitektura’i esa sodda internal operation’lar bilan ishlashga optimallashtirilgan, deyish to‘g‘riroq. > [!NOTE] > **Terminologik ehtiyotkorlik** > Micro-op — “yashirin RISC instruktsiyasi” degan qat’iy sinonim emas. Bu ishlab chiqaruvchi ichki implementatsiyasining bajarish birligi bo‘lib, architectural contract sifatida dasturiy ta’minotga va’da qilinmaydi. # 10. x86-64, AArch64 va RISC-V assembly taqqoslanishi Bir xil manba kodi turli ISA’larda qanday ko‘rinishini kompilyator yordamida ko‘rish RISC va CISC farqini ancha real qiladi. Quyidagi funksiya uchta 32-bit signed integer’ni qo‘shadi: ```c int sum3(int a, int b, int c) { return a + b + c; } ``` Clang 17 va -O2 optimizatsiyasi bilan hosil qilingan tipik assembly quyidagicha. Aniq chiqish natijasi kompilyator versiyasi va flag’ga qarab ozgina farq qilishi mumkin. **2-jadval. Bir xil C funksiyasining uch ISA’dagi optimallashtirilgan ko‘rinishi** | ISA | Assembly | Izoh | | --- | --- | --- | | x86-64 | lea eax, [rdi + rsi]
add eax, edx
ret | System V ABI’da dastlabki argumentlar EDI, ESI, EDX; LEA arifmetik hisob uchun ham ishlatiladi. | | AArch64 | add w8, w1, w0
add w0, w8, w2
ret | Dastlabki argumentlar W0–W2; qaytish qiymati W0. | | RV64 | add a0, a0, a1
addw a0, a0, a2
ret | Argument va return a0–a2; ADDW 32-bit natijani sign-extend qiladi. | Uchala variantda ham mantiq bir xil: ikki qo‘shish va return. x86 versiyasida LEA instruktsiyasi xotiraga murojaat qilmasdan effective-address arifmetikasidan foydalanadi. AArch64 va RISC-V variantlari aniq register-register ADD’larni ko‘rsatadi. Shu kichik misolda “CISC bitta, RISC ko‘p instruktsiya” degan soddalashtirish tasdiqlanmaydi; kompilyator mavjud instruktsiyalardan eng qulay kombinatsiyani tanlaydi. ## 10.1. Calling convention va registr nomlari Assembly’da registr nomi nafaqat ISA, balki operand kengligini ham ko‘rsatishi mumkin. x86-64’da RAX 64-bit, EAX 32-bit, AX 16-bit, AL esa pastki 8-bit qismdir. AArch64’da X0 64-bit, W0 uning pastki 32-bit ko‘rinishi. RISC-V’da architectural registrlar x0–x31 bo‘lsa-da, ABI ularni a0, sp, ra, t0 kabi ma’noli alias bilan ataydi. **3-jadval. Keng tarqalgan 64-bit ABI’larda ayrim registr rollari** | **Vazifa** | **x86-64 System V** | **AArch64 AAPCS64** | **RISC-V ABI** | |----------------|---------------------|---------------------|----------------| | 1-argument | RDI / EDI | X0 / W0 | a0 | | 2-argument | RSI / ESI | X1 / W1 | a1 | | 3-argument | RDX / EDX | X2 / W2 | a2 | | Return | RAX / EAX | X0 / W0 | a0 | | Stack pointer | RSP | SP | sp | | Return address | stack / RET | X30 (LR) | ra | # 11. Konveyer (pipeline) va buyruqlar darajasidagi parallellik Pipeline’ning maqsadi bitta instruktsiyaning barcha bosqichlarini qisqartirish emas, turli instruktsiyalarning bosqichlarini ustma-ust bajarib throughput’ni oshirishdir. Avtomobil zavodidagi konveyer kabi, bir mahsulot bo‘yashda bo‘lsa, keyingisi yig‘ishda bo‘lishi mumkin. Bitta instruktsiyaning latency’si besh takt qolishi mumkin, ammo ideal holatda pipeline to‘lgach har takt bitta yangi instruktsiya tugashi mumkin. Besh bosqichli klassik konveyer

6-rasm. Besh bosqichli klassik pipeline. IF — fetch, ID — decode, EX — execute, MEM — xotira, WB — write back. ## 11.1. Konveyerdagi to‘qnashuvlar (pipeline hazard) Pipeline ideal ishlashiga uch turdagi hazard to‘sqinlik qiladi. Structural hazard ikki operatsiya bir xil apparat resursiga bir vaqtda ehtiyoj sezganda yuz beradi. Data hazard bir instruktsiya oldingi natijaga bog‘liq bo‘lganda paydo bo‘ladi. Control hazard esa tarmoqlanish keyingi PC’ni noaniq qilganda yuzaga keladi. RAW — read after write — haqiqiy dependency: keyingi instruktsiya oldingisi yozadigan qiymatni o‘qiydi. WAR va WAW esa ko‘pincha registr nomlaridan kelib chiqadigan soxta dependency bo‘lib, registr nomini almashtirish bilan bartaraf etiladi. Forwarding natijani registrlar fayli’ga yozilishini kutmasdan keyingi stage’ga uzatadi. Operand tayyor bo‘lmasa, pipeline bubble yoki stall kiritiladi. ```asm add r1, r2, r3 // r1 = r2 + r3 sub r4, r1, r5 // RAW dependency: r1 tayyor bo‘lishi kerak mul r6, r7, r8 // mustaqil; OoO CPU buni oldin bajarishi mumkin ``` ## 11.2. Superskalyar bajarish Superscalar CPU bir takt ichida bir nechta instruktsiya yoki µop’ni fetch, decode, issue va retire qilishga harakat qiladi. “4-wide” kabi atamalar ma’lum bosqich kengligini bildirishi mumkin, ammo butun pipeline har doim aynan to‘rtta ish tugatadi degani emas. Real throughput dependency, port contention, kesh miss, tarmoqlanish va buyruq mix bilan cheklanadi. Buyruqlar darajasidagi parallellik dastur oqimining o‘zida mavjud mustaqil ishlarni topadi. Thread-level parallelism esa turli thread yoki core’lar orqali ishlaydi. Data-level parallelism SIMD/vector instruktsiyalari orqali bir amalni ko‘p elementga qo‘llaydi. Yuqori unumdorlik ko‘pincha shu uch parallelizm turining birgalikdagi natijasidir. # 12. Tartibdan tashqari bajarish va registr nomini almashtirish In-order CPU dastur tartibida instruktsiyalarni bajaradi; uzoq latency’li load butun oqimni ushlab qolishi mumkin. Out-of-order (OoO) yadro esa operandlari tayyor mustaqil instruktsiyalarni oldinroq bajarib, bo‘sh execution unit’lardan foydalanadi. Biroq architectural natijalar dastur tartibida retire qilinadi. Shu kombinatsiya unumdorlik va precise exception semantikasini birlashtiradi. Tartibdan tashqari bajarish va qayta tartiblash buferi

Tartibdan tashqari bajarish va qayta tartiblash buferi

7-rasm. Out-of-order backend’ning asosiy bloklari. Real nomlar va topologiya ishlab chiqaruvchiga qarab farqlanadi. ## 12.1. Registr nomini almashtirish Quyidagi ketma-ketlikda ikkala instruktsiya ham RAX nomini ishlatgani uchun WAW dependency ko‘rinadi: ```asm mov rax, rbx add rax, rcx mov rax, rdx ``` CPU har bir yangi RAX versiyasini boshqa physical registrga xaritalashi mumkin. Shunda uchinchi yozuv ikkinchi operatsiya tugashini faqat nom bir xil bo‘lgani uchun kutmaydi. Rename table hozirgi architectural nomning qaysi physical registr’da ekanini kuzatadi. Free list bo‘sh physical registrlarni, reorder buffer esa dastur tartibini boshqaradi. ## 12.2. Yuklash/saqlash navbati va xotira murojaatlarini farqlash Xotira operatsiyalarida dependency faqat registr nomidan ko‘rinmaydi. Ikki address runtime’da bir xil joyga tushishi mumkin. CPU load oldingi store bilan alias qiladimi, deb taxmin qiladi. Noto‘g‘ri taxmin aniqlansa, load qayta bajarilishi va undan bog‘liq speculative ishlar bekor qilinishi mumkin. Store buffer yozuvning keshga darhol commit bo‘lishini kutmasdan pipeline’ni davom ettirishga yordam beradi. # 13. Tarmoqlanishni bashoratlash va spekulyativ bajarish Tarmoqlanish natijasini kutish old qism (front-end)’ni har safar to‘xtatsa, chuqur pipeline katta vaqt yo‘qotadi. Tarmoqlanish predictor tarixiy xatti-harakat, tarmoqlanish manzili, target va kontekstga qarab keyingi yo‘lni taxmin qiladi. Conditional tarmoqlanish uchun taken/not-taken, indirect tarmoqlanish uchun target, RET uchun return stack buffer kabi maxsus tuzilmalar ishlatilishi mumkin. Intel optimization hujjatlarida tarmoqlanishni bashoratlash old qism (front-end)’ga ehtimoliy yo‘ldan instruktsiya olib kelish va speculative execution’ni davom ettirishga yordam berishi qayd etiladi [5]. Taxmin to‘g‘ri bo‘lsa, pipeline kutmasdan foydali ish bajargan bo‘ladi. Taxmin noto‘g‘ri bo‘lsa, yosh speculative instruktsiyalar squash qilinadi, rename mapping tiklanadi va fetch to‘g‘ri target’dan davom etadi. Misprediction penalty pipeline chuqurligi va old qism (front-end) qayta tiklanishiga bog‘liq. ## 13.1. Spekulyatsiya va arxitekturaviy to‘g‘rilik Speculative execution dastur natijasini taxminiy qoldirmaydi. Architectural jihatdan CPU xuddi instruktsiyalar belgilangan semantika bo‘yicha bajarilgandek natija berishi kerak. Noto‘g‘ri yo‘ldagi registr yozuvlari va exception’lar retire qilinmaydi. Muammo shundaki, kesh, TLB, predictor yoki execution port holatidagi ayrim yon ta’sirlar to‘liq “orqaga qaytmasligi” mumkin. Bu unumdorlik optimizatsiyasi bilan xavfsizlik modeli orasidagi yashirin chegarani ochadi. Spekulyativ bajarish va mikroarxitekturaviy iz

Spekulyativ bajarish va mikroarxitekturaviy iz

8-rasm. Speculative yo‘l architectural natijani commit qilmasa ham, timing orqali o‘lchanadigan mikroarxitekturaviy iz qoldirishi mumkin. # 14. Kesh, TLB, MMU va virtual xotira Zamonaviy CPU tezligi ko‘pincha arifmetikadan emas, ma’lumot qayerda ekanidan cheklanadi. Registr operand bir necha ichki bosqichda tayyor bo‘lishi mumkin; DRAM access esa yuzlab core takt’ga teng kechikish keltirishi mumkin. Kesh temporal locality — yaqinda ishlatilgan ma’lumot yana ishlatiladi — va spatial locality — yaqin manzillar birga ishlatiladi — tamoyillaridan foydalanadi.

9-rasm. Xotira iyerarxiyasida yuqori qatlamlar tez va kichik, past qatlamlar katta va sekin. ## 14.1. Kesh line, associativity va miss turlari Kesh odatda alohida bayt emas, kesh line deb ataladigan blokni olib keladi. Address set index, tag va line offset qismlariga ajraladi. Direct-mapped kesh’da har blokning bitta joyi mavjud; set-associative kesh bir set ichida bir nechta way taklif qiladi. Replacement policy qaysi line chiqarilishini tanlaydi. Cold yoki compulsory miss ma’lumot birinchi marta ko‘rilganda yuz beradi. Capacity miss working set keshdan katta bo‘lganda, conflict miss esa mapping sabab yetarli umumiy bo‘sh joy bo‘lsa ham line’lar bir set uchun raqobatlashganda paydo bo‘ladi. Prefetcher kelajakdagi access’ni oldindan taxmin qilib line olib kelishi mumkin, ammo noto‘g‘ri prefetch bandwidth va kesh joyini sarflaydi. ## 14.2. Virtual xotira va MMU Dastur odatda virtual address bilan ishlaydi. MMU virtual page number’ni physical frame number’ga page table orqali tarjima qiladi. TLB — yaqin tarjimalar uchun maxsus kesh. TLB hit tarjimani tez beradi; TLB miss apparat ta’minoti yoki dasturiy ta’minot page table walk talab qiladi. Agar page table mapping mavjud bo‘lmasa yoki permission mos kelmasa, page fault/exception yuz beradi. Virtual xotira va manzil tarjimasi

10-rasm. Virtual manzil tarjimasi. TLB miss va page fault bir xil hodisa emas. Virtual xotira isolation, address space, copy-on-write, demand paging va memory-mapped file kabi imkoniyatlarni ta’minlaydi. Ammo u unumdorlik uchun qo‘shimcha tarjima bosqichi va TLB bosimini keltiradi. Huge page TLB reach’ni oshirishi mumkin, biroq fragmentation va xotira management trade-off’lari mavjud. # 15. Ko‘p yadroli tizim, xotira tartibi va kesh kogerentligi Bir yadro ichidagi buyruq parallelism chegaralangan. Shu sababli protsessorlar ko‘p core, simultaneous multithreading va accelerator’lardan foydalanadi. Multicore tizimida har core o‘z L1/L2 keshiga ega bo‘lishi, oxirgi kesh darajasi va xotira controller esa ulashilishi mumkin. Bir xil xotira line bir necha kesh’da turganda coherence protokoli nusxalar mosligini saqlaydi. ## 15.1. Coherence va consistency farqi Kesh coherence bitta xotira location bo‘yicha core’lar qanday kelishishini tartiblaydi. Xotira consistency yoki xotira modeli esa turli location’larga load/store operatsiyalari boshqa thread’ga qaysi tartibda ko‘rinishini belgilaydi. Bu ikki tushuncha bog‘liq, ammo bir xil emas. x86 odatda nisbatan kuchli tartibli model sifatida qaraladi; Armv8-A esa weakly ordered model bo‘lib, program order bilan boshqa observer ko‘radigan order har doim bir xil bo‘lishini talab qilmaydi [11]. Kompilyator va CPU reordering ko‘p threadli dasturlarda atomik primitive va xotira barrier’larni zarur qiladi. C/C++ atomic va memory_order tushunchalari manba kodidagi modelni apparat ta’minoti instruktsiyalari bilan bog‘laydi. > [!NOTE] > **C / CONCURRENCY** > // Noto‘g‘ri sinxronizatsiya misoli > // Thread 1 // Thread 2 > data = 42; if (ready) > ready = 1; use(data); > // Weak xotira modeli’da ready boshqa core’ga data’dan oldin ko‘rinishi mumkin. > // Release/acquire atomik semantikasi yoki mos barrier talab qilinadi. ## 15.2. Soxta ulashish Ikki thread mantiqan alohida variable’larni yozsa ham, ular bir kesh line ichida joylashsa coherence trafik ko‘payishi mumkin. Bu soxta ulashish deb ataladi. Dastur “bir xil ma’lumotni bo‘lishmayapti”, ammo apparat ta’minoti kesh line granularligida ishlagani uchun line core’lar orasida ping-pong qiladi. Unumdorlik tahlilida ma’lumot layout’i algoritmning o‘zi kabi muhim bo‘lishi mumkin. # 16. Imtiyoz darajalari, istisnolar, tizim chaqirig‘i va virtualizatsiya CPU faqat hisoblash emas, isolation va nazorat mexanizmlarini ham taqdim etadi. User dastur privileged registr’ni o‘zgartira olmaydi yoki kernel xotira’ga bevosita kira olmaydi. X86 tizimlarida amalda user mode Ring 3, kernel Ring 0’da ishlaydi. AArch64 EL0–EL3 exception level’larini, RISC-V esa U, S va M mode’larni belgilaydi [2][6]. Imtiyoz darajalari va tizim chaqirig‘i

11-rasm. Uch ISA oilasidagi privilege modellarining soddalashtirilgan taqqoslanishi. ## 16.1. Exception va interrupt Exception — buyruq bajarilishi bilan bog‘liq sinxron hodisa bo‘lishi mumkin: invalid opcode, divide-by-zero, page fault yoki tizim chaqirig‘i. Interrupt ko‘pincha tashqi qurilma yoki timer’dan keladigan asinxron hodisa. CPU joriy context’ning kerakli qismini saqlaydi, privilege darajasini o‘zgartiradi va vector table’dagi handler’ga o‘tadi. Handler tugagach maxsus return-from-exception instruktsiyasi bilan avvalgi context tiklanadi. ## 16.2. System call User dastur file ochish yoki network paket jo‘natish uchun kernel xizmatiga tizim chaqirig‘i orqali murojaat qiladi. ISA maxsus instruktsiya va privilege transition mexanizmini beradi; OS ABI syscall number, argument registrlari va return semantikasini belgilaydi. System call oddiy funksiya chaqirig‘idan qimmatroq, chunki privilege boundary, xavfsizlik check va kernel subsystems orqali o‘tadi. ## 16.3. Virtualization Hypervisor bir fizik CPU’da bir nechta guest OS ishlatadi. Apparat ta’minoti virtualization guest privileged operatsiyalarini trap qilish, second-stage address translation va virtual interrupt’larni boshqarish uchun qo‘shimcha rejimlar beradi. x86’da VMX/SVM, Arm’da EL2 va RISC-V’da hypervisor extension shu vazifaga xizmat qiladi. Virtualizatsiya unumdorlik va isolation o‘rtasidagi yana bir arxitektura qatlamidir. # 17. SIMD, vektorli hisoblash, tezlatkichlar va SoC General-purpose scalar CPU moslashuvchan, ammo har vazifa uchun eng energiya samarali qurilma emas. SIMD instruktsiyasi bir xil amalni bir registr ichidagi bir nechta elementga parallel qo‘llaydi. x86’da SSE/AVX oilalari, Arm’da NEON va SVE, RISC-V’da Vector extension mavjud. Vector width, predication va scalable vector modeli ISA’lar orasida farq qiladi. > [!NOTE] > **C / CONCEPTUAL** > // 8 ta float elementni scalar usulda qo‘shish > for (int i = 0; i < 8; i++) > c[i] = a[i] + b[i]; > // SIMD konsepsiyasi: bitta vector ADD bir nechta elementni parallel hisoblaydi SoC — system on chip — CPU yadrolaridan tashqari GPU, media codec, neural accelerator, xotira controller, xavfsizlik enclave va I/O bloklarini bitta chipga birlashtiradi. Muayyan video formatni dedicated decoder’da ishlash umumiy CPU’da dasturiy ta’minot decode qilishdan ko‘pincha kamroq energiya sarflaydi. Apple Silicon kabi SoC’larning batareya samaradorligini faqat ARM/RISC yorlig‘i emas, aynan shu heterogen integratsiya, power management va dasturiy-apparat hamkorligi bilan tushuntirish kerak. ## 17.1. Amdahl qonuni Dasturdagi faqat bir qism parallel bo‘lsa, accelerator yoki ko‘p core beradigan maksimal tezlashuv serial qism bilan cheklanadi. Amdahl qonuni optimization’ni eng ko‘p vaqt ketayotgan qismga yo‘naltirish zarurligini ko‘rsatadi. Bir operatsiyani yuz baravar tezlashtirish butun dastur vaqtining bir foizini egallasa, umumiy foyda juda kichik bo‘ladi. # 18. CPU arxitekturasi va kiberxavfsizlik Cybersecurity’da CPU arxitekturasi exploit development, reverse engineering, malware analysis, kernel hardening, virtualization va digital forensics uchun poydevordir. Buffer overflow’ni tushunish uchun stack frame, chaqiruv kelishuvi, return address, endianness va privilege boundary’ni bilish kerak. ROP gadget’lar ISA buyruq kodlanishi’i va executable xotiradagi mavjud ketma-ketliklarga bog‘liq. ## 18.1. Endianness Ko‘p baytli qiymat xotirada qaysi baytdan boshlanishi endianness bilan belgilanadi. 0x12345678 qiymati big-endian’da 12 34 56 78, little-endian’da 78 56 34 12 tartibida joylashadi. x86 little-endian. AArch64 amaliy platformalarda ko‘pincha little-endian ishlatiladi, arxitektura esa ayrim rejimlarda boshqa tartibni ham qo‘llashi mumkin. Packet parsing, xotira dump va exploit payload’da bu farq bevosita ko‘rinadi. ## 18.2. NX, ASLR, SMEP/SMAP, PAN, PAC va CET CPU va OS birgalikda ko‘plab exploit mitigation’larni amalga oshiradi. NX/XN sahifani execute qilinmaydigan qilib belgilaydi. ASLR manzillarni tasodifiylashtiradi. x86 SMEP kernel’ning user page’dagi kodni bajarishini, SMAP esa ruxsatsiz user data access’ni cheklaydi. Arm PAN shunga o‘xshash privilege access nazoratini beradi. Pointer Authentication Code (PAC) pointer yaxlitligini cryptographic tag bilan himoyalashga, Intel CET esa shadow stack va indirect tarmoqlanish tracking orqali control-flow hijacking’ni qiyinlashtirishga xizmat qiladi. ## 18.3. Spectre va Meltdown Spectre hujumlari tarmoqlanishni bashoratlash va speculative execution’ni noto‘g‘ri yo‘lga yo‘naltirib, victim’ning maxfiy qiymatini kesh kabi yon kanal orqali sizdiradi. Noto‘g‘ri yo‘ldagi architectural natija bekor qilinsa ham, timing izi qoladi [7]. Meltdown esa ayrim implementatsiyalarda out-of-order execution va permission check vaqti o‘rtasidagi xususiyatdan foydalanib kernel xotirasini user space’dan o‘qishga imkon bergan [8]. Bu zaifliklar “ISA to‘g‘ri natija berdi, demak tizim xavfsiz” degan model yetarli emasligini ko‘rsatdi. Xavfsizlik specification mikroarxitekturaviy observation va transient execution xulqini ham hisobga olishi kerak. Mitigation dasturiy ta’minot barrier, retpoline, page-table isolation, microcode va yangi apparat ta’minoti dizaynlarini birlashtiradi; har bir mitigation unumdorlik trade-off keltirishi mumkin. > [!NOTE] > **Xavfsizlik nuqtayi nazari** > Architectural isolation va mikroarxitekturaviy isolation bir xil tushuncha emas. Process boshqa process registrini architectural yo‘l bilan o‘qiy olmasligi mumkin, ammo shared kesh, predictor yoki execution port orqali timing axboroti sizib chiqishi ehtimoli mavjud. # 19. Unumdorlik, quvvat, chip maydoni va MacBook misoli Protsessor dizaynida uchta asosiy resurs doimo muvozanatda: unumdorlik, power va area. Kengroq decoder, kattaroq kesh, ko‘proq execution unit yoki chuqur predictor unumdorlik’ni oshirishi mumkin, ammo tranzistor maydoni va quvvat sarfini ko‘paytiradi. Past voltage energiyani kamaytiradi, ammo maksimal chastota va timing margin’ga ta’sir qiladi. Thermal limit uzoq davom etadigan ish yuklamasida boost chastotasini cheklaydi.